基于FPGA的QC-LDPC码译码算法研究

基于FPGA的QC-LDPC码译码算法研究(任务书,开题报告,外文翻译,论文14900字)
摘要
QC-LDPC码（Quasi-Cyclic Low Density Parity Check Code ），即准循环低密度奇偶校验码，是LDPC码的一种，相对于其他的LDPC码，具有优异的纠错性能、更低的编译码复杂度及更灵活的结构，在信号编码方面具有很大的研究价值。中继信道是协同通信的常用方法。准循环低密度奇偶校验（LDPC）的中继信道编码的设计对于合作交流来非常重要。而对于同样的QC-LDPC码，不同的译码算法方式具有不同的译码性能。本文针对QC—LDPC译码算法进行了软判决算法中的3种基本译码算法的研究：基于概率测度算法的BP译码算法、基于对数域的log-BP算法和归一化最小和译码算法，并对三种译码方式进行了Matlab仿真和结果对比分析。研究表明：这三种算法中最小和译码算法的硬件实现复杂度较低、占用硬件资源较少，但译码性能也较低。
综合考虑，硬件实现复杂度降低带来的降低成本等好处已经远远弥补了性能稍损的坏处，所以本文选用了最小和算法完成了基于FPGA的QC-LDPC译码器的实现，并且本文构造的校验矩阵具有更好的准循环移位的特性，更加减少了译码的复杂度。本文利用Xilinx公司的XC705开发板实现了QC-LDPC高速译码器，设计中译码占用资源较少，且译码器的最大吞吐率达到了1.65Gbps。
关键词： QC-LDPC码  软判决算法  高速译码器

ABSTRACT
QC-LDPC code (Quasi-Cyclic Low Density Parity Check Code)  is a kind of LDPC codes. Compared to other LDPC codes, it has excellent property of error correction, lower compiled code complexity and more flexible structure. QC-LDPC code has great research value on signal coding. The relay channel is the common approach to cooperative communication. Quasi-cyclic low-density parity-check (QC-LDPC) code design for the relay channel is important to cooperative communication. For the same QC-LDPC code, different decoding algorithm has different mode of decoding performance. This thesis made a description of three basic LDPC decoding algorithm of soft decision algorithm such as belief propagation decoding algorithm, Log-BP algorithm based on log domained normalized min-sum decoding algorithm.
and three kinds of coding scheme have different Matlab simulation results. The results were compared and analyzed which shows that the hardware implementation of the normalized min-sum decoding algorithm is at low complexity and it uses less hardware resources of the three algorithms, but the decoding performance is lower.
In conclusion, the hardware complexity is reduced to bring the cost reduction benefits that far outweigh the performance has been slightly damaged disadvantages, so this algorithm chosen minimum and completed the QC-LDPC decoder based on FPGA implementation. In this thesis, the company's XC705 Xilinx development board to achieve a high-speed QC-LDPC decoder. In this design decodes take up less resources, and the maximum throughput of the decoder reaches 1.65Gbps.
Key Words: QC-LDPC code   soft decision algorithm   high-speed decode
 

目录
第1章绪论    1
1.1课题研究背景    1
1.1.1现代数字通信及信道编码    1
1.1.2QC-LDPC码的发展历史及研究现状    2
1.2此课题研究意义    3
1.3本文内容安排    5
第2章  QC-LDPC译码算法研究    7
2.1三种基本译码算法    8
2.1.1 基于概率测度的BP译码算法    8
2.1.2用对数似然比表示的BP算法    10
2.1.3最小和译码算法    14
2.2三种译码结果对比分析    16
第3章 QC-LDPC译码仿真    18
3.1 QC-LDPC译码仿真模型    18
3.2 QC-LDPC译码仿真中的参数确定    19
3.2.1量化范围    19
3.2.2最大迭代次数    20
3.2.3归一化最小和系数    20
第4章 QC-LDPC译码的FPGA硬件实现    22
4.1 FPGA硬件实现结构    22
4.2 FPGA硬件实现结构    25
第5章  FPGA实现及仿真    27
5.1译码器的FPGA仿真    27
5.2译码器性能分析    28
第六章总结    30
参考文献    31
 致谢    33