语言概观 Language Overview(含外文出处)

语言概观 Language Overview(含外文出处)(中文5600字,英文3400字)
VHDL是什么?
VHDL是一种已经被为描述成为传统的行为设计最佳化的规划语言。
 因为描述范围从简单的逻辑门到的电子成份的行为完成微处理器和习惯规定， VHDL 让许多特征适当。VHDL的特征允许线路行为 ( 像是上升而且落下时代的信号，延迟过门, 和功能的操作) 的电气特性精确地被描述。然后在那产生的VHDL 模拟模型为了模拟能在较大的线路 ( 使用图表, 区段图表或系统级的 VHDL 描述) 中被当作建电气区段使用。
 VHDL 也是一种泛用型的规划语言：正如高阶层的规划语言允许复杂的要表示成电脑程式的设计观念, VHDL 允许复杂电子的线路行为对于自动的线路综合或系统模拟进入一个设计系统之内被捕获. 像巴斯卡， C 和 C++, VHDL 包括对结构化设计技术是有用的, 而且提供一富有组的控制和数据表现特征的特征。这些不像其他的规划语言， VHDL 提供特征允许协同的要描述的事件。因为被描述固有地使用 VHDL 的硬件在它的操作方面是协同的，所以这很重要。

英文资料
(From DIGITAL DESIGN principles & practices ,John  F. Wakerly)
Language Overview
What is VHDL?
VHDL is a programming language that has been designed and optimized for describing the behavior of digital systems.
VHDL has many features appropriate for describing the behavior of electronic components ranging from simple logic gates to complete microprocessors and custom chips. Features of VHDL allow electrical aspects of circuit behavior (such as rise and fall times of signals, delays through gates, and functional operation) to be precisely described. The resulting VHDL simulation models can then be used as building blocks in larger circuits (using schematics, block diagrams or system-level VHDL descriptions) for the purpose of simulation.